Renesas M306NKT-EPB Instrukcja Użytkownika Pobierz pdf (Strona 74)

M306NKT-EPBユーザーズマニュアル 4.ハードウェア仕様

RJJ10J0681-0200 Rev.2.00 2006.10.16

4.2 アクセスタイミング

本製品は一部の端子をエミュレートしているため、実際のMCUとアクセスタイミングが異なります。

本製品を用いた場合でのアクセスタイミングを

4.2.1 項(Vcc＝5V時)および4.2.2 項(Vcc＝3V時)に示します。

4.2.1 メモリ拡張モードおよびマイクロプロセッサモード動作タイミング(Vcc＝5V時)

(1)セパレートバスタイミング

表4.2および図4.1に、メモリ拡張モードおよびマイクロプロセッサモード(3ウェイト設定、外部領域をアクセス

した場合)のバスタイミングを示します。

表4.2 メモリ拡張およびマイクロプロセッサモード(3ウェイト設定、外部領域をアクセスした場合)

実MCU[ns] 本製品[ns]

記号項目

最小最大最小最大

td(BCLK-AD)

アドレス出力遅延時間

←同左

th(BCLK-AD)

アドレス出力保持時間(BCLK基準)

←同左

th(RD-AD)

アドレス出力保持時間(RD基準)

0 -2

th(WR-AD)

アドレス出力保持時間(WR基準) (注2)

←同左

td(BCLK-CS)

チップセレクト出力遅延時間

←同左

th(BCLK-CS)

チップセレクト出力保持時間(BCLK基準)

←同左

td(BCLK-ALE)

ALE信号出力遅延時間

←同左

th(BCLK-ALE)

ALE信号出力保持時間

-4

←同左

td(BCLK-RD)

RD信号出力遅延時間

←同左

th(BCLK-RD)

RD信号出力保持時間

←同左

td(BCLK-WR)

WR信号出力遅延時間

25 27

th(BCLK-WR)

WR信号出力保持時間

←同左

td(BCLK-DB)

データ出力遅延時間(BCLK基準)

←同左

th(BCLK-DB)

データ出力保持時間(BCLK基準)

←同左

td(DB-WR)

データ出力遅延時間(WR基準) (注1)

←同左

th(WR-DB)

データ出力保持時間(WR基準) (注2)

←同左

注1. BCLKの周波数に応じて次の計算式で算出されます。

()

)(

105.0

−

×−

BCLKf

[ns]

は

ウェイト設定の場合“

”

注2. BCLKの周波数に応じて次の計算式で算出されます。

)(

105.0

−

BCLKf

[ns]

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